華為發表全新芯片設計原理「韜定律」，能突破摩爾定律樽頸，實現晶體管密度與系統性能突破，不再只靠縮小電晶體呎吋來提升效能，將聚焦壓縮訊號延遲，預計2031年可生產1.4納米芯片。受消息帶動，港股半導體芯片板塊初段全綫造好。

華為董事、半導體業務部總裁何庭波昨日發表論文，並在國際電路系統研討會ISCAS 2026上演講，解釋華為如何將「韜定律」應用到智能手機和AI計算領域的實踐。

麒麟芯片今秋面世　首實施邏輯摺疊技術

她說，過去6年的實踐中，基於「韜定律」，華為已成功設計並量產381款芯片，廣泛覆蓋千行百業的需求。其中，今年秋季面世的麒麟芯片，率先採用邏輯摺疊技術，性能大幅提升，由單層擴展至了雙層，並實現晶體管密度等指標的大幅提升，取得一系列僅靠先進製程工藝難以取得的進步。何庭波說，諸如此類的大量創新，會逐步落地到2027年及之後的量產芯片中，預計到2031年，基於韜定律的高端芯片晶體管密度，將達到1.4納米製程的同等水平。

何庭波說，未來十年，會持續走向全面摺疊，甚至走向更多層的摺疊，持續優化從器件、電路，到芯片和系統的全棧性能。2026至2035年，隨著大量探索性的技術逐步產品化，晶體管的密度將持續提升，工作頻率將持續增長，將持續推出性能卓越的手機芯片。她又說，未來一定是開放合作，在半導體演進的路徑上，沒有一家企業可以獨自完成所有答案。在韜定律的路徑下，期待與全球科學家、工程師和產業伙伴緊密合作，共同推動半導體與電子產業持續發展。

招商證券稱，華為發表「韜定律」，創新半導體領域指導原則，重塑半導體迭代技術範式，有望帶動上下游產業鏈技術更新，建議關注代工、先進封裝與測試、設備等領域。報告指出，「韜定律」核心邏輯摺疊與3D摺疊技術建立在多層芯片垂直堆疊與混合鍵合的基礎上，進而要求更嚴苛的鍍銅技術、表面平滑度、潔淨度以及鍵合對準精度，將系統性拉升相關環節的鍍銅設備、化學機械拋光(CMP)設備、混合鍵合設備、潔淨室以及相關耗材的需求。

招商證券表示，當前內地中芯國際、華虹公司產能供不應求，先進製程存在供需缺口，長期國內需求健康增長將帶動擴產加速。華為對邏輯摺疊、3D摺疊的商業化驗證對先進封裝形成強勁的新增量。多層垂直異構架構對設備精度提出更高要求，建議重點關注先進封裝測試設備的新增需求，包括TSV刻蝕設備、CMP設備等。